Hoe de thermische problemen van chipverpakkingen op te lossen

  Logische chips genereren warmte, en hoe dichter de logica en hoe hoger het gebruik van de verwerkingselementen, hoe groter de warmte. ...
Ingenieurs zoeken naar manieren om de warmte van complexe modules efficiënt af te voeren.

Het naast elkaar plaatsen van meerdere chips in dezelfde verpakking kan thermische problemen verlichten, maar naarmate bedrijven zich verder verdiepen in het stapelen van chips en dichtere verpakkingen om de prestaties te verbeteren en het stroomverbruik te verminderen, krijgen ze te maken met een nieuwe reeks hittegerelateerde problemen.

Geavanceerde verpakkingschips kunnen niet alleen voldoen aan de behoeften van high-performance computing, kunstmatige intelligentie, groei van de vermogensdichtheid, enz., maar de problemen met de warmteafvoer van geavanceerde verpakkingen zijn ook complex geworden. Omdat hotspots op één chip de warmteverdeling van aangrenzende chips zullen beïnvloeden. De verbindingssnelheid tussen chips is ook langzamer in modules dan in SoC's.

"Voordat de wereld zich bezighield met zaken als multi-core, had je te maken met een chip met een maximaal vermogen van ongeveer 150 watt per vierkante centimeter, wat een single-point warmtebron was", zegt John Parry, hoofd elektronica en halfgeleiders bij Siemens Digital Industries-software. Je kunt de warmte in alle drie de richtingen afvoeren, waardoor je een behoorlijk hoge vermogensdichtheid kunt bereiken. Maar als je een chip hebt en er nog een chip naast legt, en er dan nog een chip naast legt, "verhitten ze elkaar. Dat betekent dat je niet voor elke chip hetzelfde vermogensniveau kunt tolereren, waardoor de thermische uitdaging veel moeilijker."

Dit is een van de belangrijkste redenen voor de trage voortgang van 3D-IC-stacking op de markt. Hoewel het concept logisch is vanuit het perspectief van energie-efficiëntie en integratie - en goed werkt in 3D NAND en HBM - is het een ander verhaal als de logica erbij wordt betrokken. Logische chips genereren warmte, en hoe dichter de logica en hoe hoger het gebruik van de verwerkingselementen, hoe groter de warmte. Dit maakt logica-stapeling zeldzaam, wat de populariteit van 2,5D flip-chip BGA en fan-out-ontwerpen verklaart

 

 

01 Kies het juiste pakket

Voor chipontwerpers zijn er veel verpakkingsmogelijkheden. Maar de prestaties van chipintegratie zijn cruciaal. Componenten zoals silicium, TSV's, koperen pilaren, enz. hebben allemaal verschillende thermische uitzettingscoëfficiënten (TCE), wat de montageopbrengst en de betrouwbaarheid op lange termijn beïnvloedt.

Als u met een hogere frequentie opent en sluit, kunt u problemen met de thermische cyclus tegenkomen. De printplaat, soldeerballen en silicium zetten allemaal met verschillende snelheden uit en krimpen in. Daarom is het normaal dat er fouten in de thermische cyclus optreden in de hoeken van de verpakking, waar de soldeerbolletjes kunnen barsten. Je zou er dus een extra aardedraad of een extra voeding kunnen plaatsen.

Het momenteel populaire flip-chip BGA-pakket met CPU en HBM heeft een oppervlakte van ongeveer 2500 vierkante millimeter. "We zien dat één grote chip mogelijk vier of vijf kleine chips wordt", zegt Mike McIntyre, directeur softwareproductmanagement bij Onto Innovation. “Je moet dus meer I/O hebben om die chips met elkaar te laten praten. Je kunt dus warmte toewijzen.

Uiteindelijk is koeling een probleem dat op systeemniveau kan worden aangepakt, en er zijn een aantal compromissen aan verbonden.

Sommige apparaten zijn zelfs zo complex dat het moeilijk is om eenvoudig componenten te vervangen om deze apparaten aan te passen voor een specifiek toepassingsgebied. Daarom worden veel geavanceerde verpakkingsproducten gebruikt voor componenten met een zeer hoog volume of prijselastische componenten, zoals serverchips.

02 Vooruitgang bij het simuleren en testen van chipmodules

Niettemin zijn ingenieurs op zoek naar nieuwe manieren om thermische analyses van de betrouwbaarheid van pakketten uit te voeren voordat verpakte modules worden vervaardigd. Siemens geeft bijvoorbeeld een voorbeeld van een dual-ASIC-gebaseerde module die een fan-out herverdelingslaag (RDL) op een meerlaags organisch substraat in een BGA-pakket monteert. Het maakt gebruik van twee modellen, één voor op RDL gebaseerde WLP en de andere voor BGA op meerlaagse organische substraten. Deze pakketmodellen zijn parametrisch, inclusief de stapel substraatlagen en BGA voordat EDA-informatie wordt geïntroduceerd, en maken vroege materiaalevaluatie en selectie van matrijsplaatsing mogelijk. Vervolgens werden EDA-gegevens geïmporteerd en voor elk model gaven materiaalkaarten een gedetailleerde thermische beschrijving van de koperverdeling in alle lagen. Bij de uiteindelijke simulatie van de warmtedissipatie (zie figuur 2) werden alle materialen in aanmerking genomen, behalve de metalen kap, TIM en underfill-materialen.

 

  Eric Ouyang, technisch marketingdirecteur van JCET, voegde zich bij JCET- en Meta-ingenieurs om de thermische prestaties van monolithische chips, multi-chipmodules, 2.5D-interposers en 3D-gestapelde chips te vergelijken met één ASIC en twee SRAM's. Het vergelijkingsproces houdt de serveromgeving, het koellichaam met de vacuümkamer en de TIM constant. Thermisch gezien presteren 2.5D en MCM beter dan 3D- of monolithische chips. Ouyang en collega's bij JCET ontwierpen een weerstandsmatrix en een vermogensomhullende diagram (zie figuur 3) dat kan worden gebruikt bij het vroege moduleontwerp om de ingangsvermogensniveaus van verschillende chips te bepalen en kruispunten in te stellen vóór tijdrovende thermische simulaties. Of de temperatuur betrouwbaar kan worden gecombineerd. Zoals weergegeven in de afbeelding, markeert een veilige zone het vermogensbereik op elke chip die voldoet aan de betrouwbaarheidsnormen.

Ouyang legde uit dat circuitontwerpers tijdens het ontwerpproces misschien wel een idee hebben van de vermogensniveaus van de verschillende chips die in de module zijn geplaatst, maar misschien niet weten of die vermogensniveaus binnen de betrouwbaarheidsgrenzen vallen. Dit diagram bepaalt het veilige vermogensgebied voor maximaal drie chips in een chipletmodule. Het team heeft een automatische krachtcalculator ontwikkeld voor meer chips.

 

03 Kwantificeer de thermische weerstand

We kunnen begrijpen hoe warmte wordt geleid door de siliciumchip, printplaat, lijm, TIM of verpakkingsdeksel, en kunnen standaardmethoden voor temperatuurverschil en vermogensfunctie gebruiken om temperatuur- en weerstandswaarden te volgen.

"Het thermische pad wordt gekwantificeerd door drie sleutelwaarden: de thermische weerstand van de aansluiting van het apparaat naar de omgeving, de thermische weerstand van de aansluiting naar de behuizing [bovenop de verpakking], en de thermische weerstand van de aansluiting naar de behuizing. printplaat", zegt Ouyang van JCET. thermische weerstand. Hij merkte op dat de klanten van JCET op zijn minst θja, θjc en θjb nodig hebben, die ze vervolgens gebruiken bij het systeemontwerp. Ze kunnen eisen dat een bepaalde thermische weerstand een specifieke waarde niet overschrijdt en eisen dat het pakketontwerp die prestatie levert. (Zie JEDEC's JESD51-12, Guidelines for Reporting and Using Package Thermal Information voor details).

 

  Thermische simulatie is de meest economische manier om de selectie en afstemming van materialen te onderzoeken. Door de chip in werkende staat te simuleren, vinden we meestal een of meer hotspots, zodat we onder de hotspots koper aan het basismateriaal kunnen toevoegen om de warmteafvoer te vergemakkelijken; of verander het verpakkingsmateriaal en voeg een koellichaam toe. De systeemintegrator kan specificeren dat de thermische weerstanden θja, θjc en θjb bepaalde waarden niet mogen overschrijden. Normaal gesproken moet de temperatuur van de siliciumverbinding onder de 125 graden worden gehouden.

Nadat de simulatie is voltooid, voert de verpakkingsfabriek een Design of Experiments (DOE) uit om tot de uiteindelijke verpakkingsoplossing te komen.

04 Selecteer TIM

In een behuizing wordt meer dan 90% van de warmte via de behuizing afgevoerd, vanaf de bovenkant van de chip naar een koellichaam, meestal verticale vinnen op basis van geanodiseerd aluminium. Tussen de chip en de behuizing wordt een thermisch interfacemateriaal (TIM) met een hoge thermische geleidbaarheid geplaatst om de warmteoverdracht te bevorderen. TIM's van de volgende generatie voor CPU's omvatten plaatmetaallegeringen zoals indium en tin, evenals zilvergesinterd tin, met geleidbaarheid van respectievelijk 60W/mK en 50W/mK.

Naarmate fabrikanten SoC's overzetten naar chipletprocessen, zijn er meer TIM's met verschillende eigenschappen en diktes nodig.

YoungDo Kweon, senior directeur R&D bij Amkor, zei dat voor systemen met hoge dichtheid de thermische weerstand van de TIM tussen de chip en de behuizing een grotere impact heeft op de algehele thermische weerstand van de verpakte module. De energietrends nemen dramatisch toe, vooral op het gebied van logica. Daarom concentreren we ons op het laag houden van de junctietemperaturen om een ​​betrouwbare werking van halfgeleiders te garanderen. Hoewel TIM-leveranciers thermische weerstandswaarden voor hun materialen opgeven, wordt de thermische weerstand van chip tot verpakking (θjc) in werkelijkheid beïnvloed door het assemblageproces zelf, inclusief de hechtingskwaliteit en het contactoppervlak tussen de chip en TIM. Hij merkte op dat testen met daadwerkelijke assemblagegereedschappen en verbindingsmaterialen in een gecontroleerde omgeving van cruciaal belang is om de werkelijke thermische prestaties te begrijpen en de beste TIM te selecteren voor klantkwalificatie.

Gaten zijn een bijzonder probleem. Parry van Siemens zei: "Het gebruik van materialen in verpakkingen is een grote uitdaging. We weten al dat de materiaaleigenschappen van de lijm of lijm, en de manier waarop het materiaal het oppervlak bevochtigt, de algehele thermische weerstand van het materiaal zullen beïnvloeden. dat wil zeggen, de contactweerstand hangt veel af van hoe het materiaal in het oppervlak vloeit zonder onvolkomenheden te creëren die extra weerstand tegen de warmtestroom creëren.

 

05 Anders omgaan met hittevraagstukken

Chipmakers zoeken naar manieren om het probleem van de warmteafvoer op te lossen. Randy White, programmamanager geheugenoplossingen bij Keysight Technologies, zei: "De verpakkingsmethode blijft hetzelfde, als je de chipgrootte met een kwart verkleint, wordt deze sneller. Er kunnen enkele verschillen in signaalintegriteit zijn. Vanwege de externe pakketsleutels De verbindingsdraad gaat de chip in, en hoe langer de draad, hoe groter de inductie. Dus hoe dissipeer je zoveel energie in een ruimte die klein genoeg is? ."

Dit heeft geleid tot aanzienlijke investeringen in baanbrekend onderzoek naar bindingen, waarbij de nadruk schijnbaar ligt op hybride bindingen. Maar hybride bonding is duur en blijft beperkt tot krachtige processortoepassingen, waarbij TSMC momenteel een van de weinige bedrijven is die deze technologie aanbiedt. De vooruitzichten voor het combineren van fotonen op CMOS-chips of galliumnitride op silicium zijn echter veelbelovend.

06 Conclusie

Het oorspronkelijke idee voor geavanceerde verpakkingen is dat het zal werken als Legoblokjes: chips die op verschillende procesknooppunten zijn ontwikkeld, kunnen worden samengevoegd en thermische problemen zullen worden verlicht. Maar dit brengt een prijs met zich mee. Vanuit het oogpunt van prestaties en vermogen is de afstand die het signaal moet afleggen belangrijk, en circuits die altijd aan staan ​​of gedeeltelijk open moeten blijven, kunnen de thermische prestaties beïnvloeden. Een chip in meerdere delen verdelen om de opbrengst en flexibiliteit te vergroten is niet zo eenvoudig als het lijkt. Elke interconnect in het pakket moet worden geoptimaliseerd en hotspots zijn niet langer beperkt tot één enkele chip.

Vroege modelleringstools konden worden gebruikt om verschillende combinaties van chips uit te sluiten, waardoor ontwerpers van complexe modules een grote impuls kregen. In dit tijdperk van steeds toenemende energiedichtheden zullen thermische simulatie en de introductie van nieuwe TIM's essentieel blijven.